Pengawal Penyimpanan Tersuai Teknologi Rangkaian 3 E Berjaya Melengkapkan Spesifikasi Seni Bina Tahap Sistem

Berikutan penubuhan rasmi Unit Perniagaan Cip (“CBU”) baru-baru ini, Syarikat mengumumkan bahawa pengawal storan tersuai generasi seterusnya, yang direka untuk menangani permintaan penghantaran data serentak model besar AI, telah berjaya menyelesaikan spesifikasi seni bina peringkat sistem awal. Pada masa yang sama, pasukan telah mengesahkan algoritma aliran data terasnya secara awal melalui simulasi perisian.

Pencapaian tonggak kejuruteraan ini menandakan bahawa CBU, yang diketuai oleh Naib Presiden Encik Siyang Hu, menerjemahkan cetak biru strategiknya dengan cekap ke dalam kemajuan reka bentuk perkakasan yang nyata, terus memajukan matlamatnya untuk mengurangkan kesesakan Input/Output (“I/O”) asas pengiraan AI.

Menangani Kesesakan Infrastruktur AI di Era Model Besar

Dengan penerapan model bahasa besar yang semakin meningkat, campuran seni bina pakar, dan AI multi-modal, infrastruktur pengkomputeran menghadapi cabaran struktur. Semasa latihan dan inferensi berskala besar yang diedarkan, kesesakan prestasi sistem keseluruhan secara beransur-ansur beralih dari kuasa pengiraan logik GPU ke latensi baca/tulis dan lebar jalur penyimpanan data tensor yang mendasari - disebut dalam industri sebagai “Dinding Memori” dan “Dinding I/O.” Pada masa ini, pusat data AI menghadapi titik kesakitan berikut:

• Tuntutan baca/menulis serentak tinggi dan halus: Latihan model besar AI melibatkan operasi baca/tulis serentak frekuensi tinggi yang besar-besaran bagi fail kecil yang tidak berstruktur, yang jauh melebihi keupayaan seni bina storan awan tradisional.
• Kesesakan arahan yang disebabkan oleh susunan protokol tradisional: Tumpukan protokol perisian yang kompleks dan mekanisme pengumpulan sampah latar belakang pengawal Solid State Drive tujuan umum yang digunakan secara meluas, berdasarkan protokol penyimpanan blok standard (seperti NVME/TCP), cenderung menyebabkan kesesakan barisan arahan ketika memproses aliran tugas AI yang melampau.
• Latensi ekor mengurangkan kecekapan pengiraan: Latensi ekor yang dihasilkan oleh faktor-faktor ini dengan mudah menyebabkan GPU nod maju yang mahal jatuh ke dalam keadaan “Kelaparan Data,” sehingga secara signifikan mencairkan kadar penggunaan pengiraan berkesan keseluruhan pusat data.
  
  

Kemajuan Teknologi Teras: Definisi Seni Bina dan Pemodelan Perisian

Untuk secara asasnya mengoptimumkan kecekapan pengiraan, 3 E Network CBU merancang semula seni bina pengawal penyimpanan yang memberi tumpuan kepada logik asas kecekapan aliran data. Kemajuan teknologi yang diumumkan hari ini merangkumi tonggak kejuruteraan berperingkat berikut:

• Penyiapan spesifikasi seni bina awal: Pasukan R&D melengkapkan spesifikasi peringkat sistem Versi 1.0 untuk pengawal penyimpanan, menetapkan keperluan kejuruteraan awal dan parameter fungsi untuk fasa reka bentuk litar terperinci.
• Pembangunan strategi bas dan penghalaan berkelajuan tinggi: Spesifikasi menetapkan rangka kerja yang dicadangkan untuk menyokong piawaian bas berkelajuan tinggi, termasuk logik antara muka tersuai yang direka untuk menyokong piawaian PCIe dan CXL, dan strategi penghalaan awal yang bertujuan untuk mengurangkan latensi untuk Unit Pengurusan Memori.
• Pemodelan perisian aliran data laluan pendek: Menangani masalah latensi susunan protokol tradisional, pasukan R&D menggunakan bahasa peringkat tinggi untuk membina simulator perisian peringkat sistem dan berjaya menjalankan model awal strategi akses memori langsung yang dioptimumkan untuk data tensor dalam persekitaran perisian ini.
• Pengoptimuman berasaskan simulasi throughput I/O: Data simulasi perisian awal menunjukkan bahawa model algoritma “jalan pendek” ini, yang bertujuan untuk memintas susunan protokol berlebihan, berpotensi mengurangkan lebihan pertukaran konteks. Dalam pelaksanaan silikon fizikal masa depan, reka bentuk ini dijangka memendekkan latensi barisan arahan, berpotensi mengoptimumkan prestasi output I/O keseluruhan kluster pengiraan.

Ulasan Pengurusan dan Langkah Seterusnya

Encik Siyang Hu, Naib Presiden dan Ketua CBU di 3 E Network, menyatakan: “Dalam proses pembangunan semikonduktor yang ketat, definisi seni bina sistem sangat penting, kerana ia menetapkan kerangka asas untuk prestasi muktamad cip. Sejak penubuhan jabatan, dalam tempoh yang singkat, pasukan kami telah menyelesaikan spesifikasi seni bina awal untuk sistem penyimpanan AI dengan cekap dan secara awal mengesahkan model perisian algoritma teras kami. Ini menunjukkan keupayaan reka bentuk dan pelaksanaan yang kukuh pasukan, membuktikan keupayaan kami untuk menterjemahkan visi strategik ke dalam amalan kejuruteraan konkrit. Kami tetap komited untuk menangani masalah kesesakan I/O yang mendasari dalam pengiraan AI.”

Dr. Tingjun Yang, Ketua Pegawai Eksekutif Rangkaian 3 E, mengulas: “R&D semikonduktor yang mendasari memerlukan kesabaran jangka panjang dan perancangan kejuruteraan sistematik. Kemajuan yang diumumkan hari ini merupakan langkah yang stabil dan penting ke hadapan. Ia secara telus menunjukkan kepada pasaran bahawa Rangkaian 3 E mengukuhkan keupayaan teknologi terasnya.”

Dengan pembentukan awal reka bentuk seni bina peringkat sistem, pasukan R&D cip Rangkaian 3 E telah memasuki fasa reka bentuk seni bina mikro yang lebih terperinci dan telah memulakan pengekodan logik bahagian depan tahap pemindahan daftar yang sangat kompleks. Syarikat akan terus mengikuti undang-undang objektif R&D semikonduktor kerana ia terus maju ke arah tonggak kejuruteraan berikutnya.